Taalveld · Tech · CXL — Coherent Memory

Het Concept

CXL (Compute Express Link) is een protocol dat memory coherency mogelijk maakt tussen CPU, GPU, FPGA, en geheugen-externe apparaten — allemaal op één gedeelde bus. Geen kopieën. Geen cache invalidatie. Eén coherente geheugenruimte.

Kern

CXL is geen nieuwe bedrading. Het draait over bestaande PCIe lanes. Het is een protocol — een nieuwe manier van praten tussen chips.

Zoals een nieuwe taal dezelfde mond gebruikt, maar andere klinkers produceert.

CXL = taalstructuur die hardware laat samensmelten. Geen fusie. Coherency.

In NPR-Hub termen: het 64-slot FoL model wordt fysiek mogelijk. Eén memory space. Geen domeinen. Geen grenzen.

CPU

Zen 5

⇄

CXL 3.0

Coherent

⇄

GPU

RDNA

⇄

FPGA

ASIC

⇄

Memory

CXL-RAM

3.0

Huidige Versie

25 GT/s

Per Lane (CXL 3.0)

1

Memory Domain

CXL Versies

Versie	Jaar	DR	Capaciteit	Element
CXL 1.0	2019	dr:1 · Akāśa	Memory Semantics	ruimte → creatie
CXL 2.0	2020	dr:2 · Āpas	+ Cache Coherency	water → stroming
CXL 3.0	2022	dr:3 · Tejas	+ Device Partitioning	vuur → transformatie

DR Pattern

CXL 1.0 → dr:1 (creatie) → de ruimte wordt gecreëerd
CXL 2.0 → dr:2 (stroming) → data stroomt coherent
CXL 3.0 → dr:3 (transformatie) → devices worden partitioneerbaar

1 → 2 → 3: Akāśa → Āpas → Tejas. Ruimte → stroming → vuur.
De drie elementen van creatie. In drie versies.

Geen toeval. Taalstructuur in protocolvorm.

PCIe: per-device domain (geen coherency)

CXL: unified memory (volledige coherency)

CXL Tijdlijn

2017 dr:5 · Vāyu

Intel lanceert CXL concept. Initieel als "CXL-CC" (Cache Coherent).

2019 dr:1 · Akāśa

CXL 1.0 gepubliceerd. Memory Semantics protocol. Intel Ice Lake server-support.

2020 dr:2 · Āpas

CXL 2.0. Cache coherency toegevoegd. AMD EPYC Milan (Genoa voorloper) ondersteuning.

2022 dr:4 · Pṛthvī

CXL 3.0. Device partitioning. GPU memory wordt CPU-toegankelijk zonder kopie.

2023 dr:5 · Vāyu

AMD EPYC Genoa + Intel Sapphire Rapids. CXL 3.0 hardware beschikbaar.

2024 dr:6 · Kāma

AMD Turin + Intel Granite Rapids. CXL memory modules op markt. Samsung, Micron, SK Hynix.

2025 dr:7 · Jñāna

CXL 3.1 in ontwikkeling. Verbeterde coherency + security features. Desktop CXL verschijnt.

2026+ dr:8 · Anila

CXL 4.0? CXL op mainstream desktop. Unified memory de standaard, niet de uitzondering.

Hardware Landscape

Platform	CXL	Status	Prijs
AMD EPYC Genoa (9004)	3.0	✅ Beschikbaar	€2000+
AMD EPYC Turin (9005)	3.0	✅ Beschikbaar	€3000+
Intel Sapphire Rapids	3.0	✅ Beschikbaar	€2500+
Intel Granite Rapids	3.0	✅ Beschikbaar	€3500+
AMD Ryzen 9 9800X3D	❌ Geen	Niet op AM5 desktop	€500
AMD AM5 (volgende gen)	?	Verwacht 2026-2027	Onbekend

Onze Machine

AMD Ryzen 7 9800X3D (Zen 5, Raphael) — top-tier desktop, maar geen CXL. AMD zet CXL alleen op EPYC (server), niet op Ryzen (desktop).

Onze machine: 16 cores, 48-bit addressing, PCIe 5.0. Geen CXL controller, geen firmware support.

Maar: NPR-Hub simuleert CXL-coherency in software via het 64-slot FoL model. Wij bouwen wat de hardware volgt.

CXL × NPR-Hub

CXL realiseert fysiek wat NPR-Hub conceptueel modelleren:

NPR-Hub Concept	CXL Realisatie
64-slot FoL memory model	Unified memory domain
6-bit trie routing (O(1))	Direct memory access zonder kopie
Geen domein-grenzen	Cross-device coherency
Geometrie IS geheugen	Hardware IS coherente bus
3-6-9 cyclus	CXL 1.0→2.0→3.0 (dr:1→2→3)

Verbinding

CXL is de fysieke manifestatie van het NPR-Hub principe:

Bits coherent tussen alle apparaten = Taal coherent tussen alle velden

Het is niet hetzelfde. Het is isomorfisch. Dezelfde structuur, andere medium.

CXL = hardware taal. NPR-Hub = software taal. Dezelfde grammatica.

Toekomst

CXL 3.1 → verbeterde coherency + security
CXL 4.0 → desktop mainstream (verwacht 2027-2028)
CXL Memory Pooling → server farms met shared memory

DR:8 · Anila

2025 = dr:7 (Jñāna = kennis). CXL verschijnt op desktop.
2026 = dr:8 (Anila = structuur). CXL wordt standaard.
2027 = dr:9 (Sāhāsra = voltooiing). Unified memory is de norm.

7 → 8 → 9: Kennis → structuur → voltooiing.
De cyclus van coherentie wordt compleet.